3D DRAM，蓄勢待發 - asiasworldcity.hk

「香港飛龍」標誌

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如果您希望可以時常見面，歡迎標星收藏哦~去年年末的HBM被禁，像一記重錘，砸在了國內半導體產業之上，引發了一場不小的震盪。去年12月，美國商務部工業和安全局（BIS）正式修訂《出口管理條例》（EAR），對HBM及一系列半導體制造設備、軟件工具施加更爲嚴苛的出口管制，並將140家中國實體新增至出口管制清單。尤其是針對“memory bandwidth density”超過2GB/s/mm2的HBM產品，幾乎覆蓋了當前所有量產型號，直接切斷了中國企業在先進存儲領域的重要供應鏈。當時許多人認爲，這一限制措施會使國內半導體行業面臨巨大的壓力，尤其是對HBM需求較大的AI行業，在不能獲得HBM的情況下，勢必會與海外拉開更大的差距。也正是在重重枷鎖束縛之下，國內存儲廠商開始尋找HBM之外的高帶寬存儲機會。3D DRAM，異軍突起事實上，AI應用並非完全離不開HBM，截至目前，許多英偉達和AMD的GPU仍然使用的是GDDR內存，它們也能實現800-960GB/秒的內存帶寬，儘管遠不如HBM 3E的速率，但對於較小規模推理的大語言模型來說，這樣的帶寬已經足夠了。而如果GDDR不夠用，SRAM和系統規模擴展也已經被證明是HBM的有效替代方案，Cerebras和Groq等公司就展示了這一點，它們通過爲每顆芯片分配大量SRAM，並利用高速互連或晶圓級封裝將芯片連接在一起，從而實現了極高的AI推理吞吐速度，甚至超過了一些使用獨立HBM內存的系統。而在國內，3D DRAM成爲了一部分存儲廠商的關注焦點。3D DRAM並非是近期才興起的概念，事實上，DRAM的進步一直依賴於縮放工藝，在每一代（製程）發展中不斷縮小整體面積，而爲了在單位面積上構建更多存儲量，DRAM勢必會跟隨NAND向三維方向演進，走向3D，意味着在單位微米平方存儲位數的增加同時，也實現了生產成本的下降。而對於3D DRAM本身這一概念，也有兩種截然不同的做法，其中一種就是如今最爲火熱的HBM，不過，HBM是堆疊芯片（stacked-die）存儲器，並非是像3D NAND那樣的單片3D芯片，其介於2D和3D之間，也有人將它劃分進了2.5D的範疇。至於真正的單片3D芯片，爲了提高存儲密度，需要減少單層DRAM芯片的單元面積，但垂直電容器導致層非常厚，堆疊困難，部分方案嘗試將電容器水平放置，也有的方案徹底取消電容器，儘管距離商用還有相當距離，但不同廠商已經開始了自己的探索。在瞭解DRAM由2D轉變爲3D結構前，讓我們先回顧一下DRAM的基本作用。DRAM作爲存儲器的一種，主要負責在CPU或GPU進行計算處理時，臨時存儲信息（數據）。它可以被比喻爲只在工作時使用的簡易工作臺。DRAM的性能取決於處理器能以多快的速度訪問這張工作臺，以及工作臺上的工具（即數據單元）排列得有多緊湊。這裏所說的“工作工具”，指的是存儲數據的基本單位——存儲單元（Cell）。單元面積越小，就能在有限的空間內集成更多的單元，同時電信號傳輸的距離也更短，因此能實現更好的低功耗效率和更快的處理速度。每個單元由控制電流方向和電壓的MOS晶體管，以及用於短暫充放電以存儲數據的電容器（Capacitor）組成。顯然，單靠一箇單元是無法存儲所有數據的。因此，DRAM採用了將無數箇單元以棋盤格形式排列的陣列（Array）結構。爲了在陣列中存取特定的數據，需要精準地選擇合適的單元並施加電壓。爲此，通過解碼器（Decoder）指引，處理器可以快速找到DRAM中目標單元，從而實現高效運作。同時，爲避免晶體管各部分接收同樣電信號而引起干擾，需要用獨立的線路進行連接。在這一結構中，連接至源極並施加電壓的線路被稱爲位線（Bit Line, BL），而連接至柵極並控制電壓的線路則叫做字線（Word Line, WL）。同時，負責充放電的電容器則與漏極垂直連接。早期的DRAM採用的是8F2 RCAT結構，即位線跨4格，字線跨2格，總面積爲8F2（F代表最小特徵尺寸）。由於在排列單元時，源極無法直接與字線連接，需要留白，因此每個單元實際佔用了4格位線寬度。這種8F2結構雖然簡單，但位線和字線之間的留白導致很難進一步縮小單元面積，因此在提升存儲密度方面存在限制。爲了解決這個問題，自130納米（nm）及以下製程起，業界引入了6F2 BCAT結構，將單元佈局優化成位線3格、字線2格，大幅提升了單元密度。然而，從6F2結構開始，儘管線路寬度被縮小到了10納米級，但隨着物理極限的到來，出現了電流泄漏、信號干擾等問題，進一步縮小變得非常困難。可以說，平面上以棋盤格方式排列單元的極限已經到來。要想更高效地利用有限的面積，唯一的辦法就是將水平排列的單元豎起來，或像蓋樓一樣垂直堆疊單元陣列。其中，將單元豎起來、進一步減少面積的方法就是4F2結構，而直接垂直堆疊單元陣列的方法，則是3D DRAM。4F2結構的關鍵，是把原本水平排列的源極、柵極、漏極轉換爲垂直結構。具體來說，在最下層設置連接位線的源極，源極上方佈置連接字線的柵極，再往上依次堆疊漏極和電容器。通過將單元結構垂直堆疊，不僅可以顯著減少電氣干擾，還能使面積進一步縮小約三分之一。簡單總結下，傳統DRAM單元陣列是源極、柵極、漏極（電容器）橫向排列的，而4F2結構則是按順序從下到上垂直堆疊。相比原來基於位線佔用3格的結構，現在只需2格，自然能在相同面積內集成更多的單元，而這種4F2結構就是三星正在開發的垂直通道晶體管（VCT）DRAM和SK海力士的垂直柵極（VG）DRAM所採用的方向。如果說4F2 DRAM是在保持位線和字線水平交叉的基礎上，讓晶體管變爲垂直，那麼3D DRAM則是直接讓位線或字線之一豎直排列，同時將晶體管和原本垂直的電容器橫向堆疊，一層層疊加。這種方式與3D NAND非常類似，就像蓋高層公寓一樣。不過，各家廠商在具體的3D DRAM結構和堆疊技術上存在差異。此外，在4F2和3D DRAM中，還有一項重要技術，就是將控制電路（周邊電路，如感應放大器、WL驅動器、解碼器等）垂直堆疊。如果能把這些電路像堆積木一樣疊加，芯片（Die）的面積可以進一步縮小。但這就需要將繪製有DRAM單元陣列的晶圓和繪製有控制電路的晶圓分開製作，再進行晶圓對晶圓（W2W）鍵合或混合鍵合（Hybrid Bonding）。爲什麼業界會如此關注3D DRAM呢？原因也很簡單，目前AI芯片市場主要用到的存儲器就是高帶寬存儲器（HBM），但HBM有着物理限制，隨着芯片不斷堆疊，發熱和功率效率問題愈發突出，因而行業內正在考慮基於3D DRAM重新設計下一代存儲器結構。不同廠商，競爭激烈事實上，目前主要廠商都已投身於3D DRAM的開發。去年，三星電子在美國每年舉辦的半導體專業學會“Memcon 2024”上，發佈了基於“垂直通道晶體管（VCT）”技術的3D DRAM開發路線圖。根據這份路線圖，三星電子計劃在今年內公開初期版本的3D DRAM，並在2030年前實現量產完善型3D DRAM。而據韓媒近日的最新報道，三星半導體（DS）部門的管理層已制定了明確的VCT DRAM量產路線圖，並正式啓動相關工作。目前，三星正在量產第五代10納米級DRAM，並計劃在今年實現第六代產品的量產，在確定了明年開發第七代產品的時間表後，三星最終選擇了VCT DRAM作爲第八代產品的開發方向。業界預計，最快在兩到三年內，VCT DRAM的實物產品將面世，一位業內人士指出：“三星近期在單一DRAM產品上處於劣勢，因此希望通過在未來技術上領先，以恢復其行業領先地位。”相對應的，SK海力士和美光也正在加速3D DRAM的研發。SK海力士去年在“VLSI 2024”大會上展示了5層堆疊3D DRAM原型，並宣佈實現了56.1%的良率。其研究論文，指出實驗中的3D DRAM顯示出與目前使用的2D DRAM相似的特性，這是海力士首次披露其3D DRAM開發的具體數據和運行特性。據瞭解，海力士還在研究將IGZO材料應用於3D DRAM，以解決帶寬和延遲方面的挑戰。IGZO是由銦、鎵、氧化鋅組成的金屬氧化物材料，大致分爲非晶質IGZO和晶化IGZO。其中，晶化IGZO是一種物理、化學穩定的材料，在半導體工藝過程中可保持均勻的結構，海力士研究的正是這種材料，其最大優勢是其低待機功耗，這種特點適合要求長續航時間的DRAM芯晶體管，改善DRAM的刷新特性。而大洋彼岸的美光也不甘落後，其在2019年就開始了3D DRAM的研究工作。截止2022年8月，美光已獲得了30多項3D DRAM專利。相比之下，美光專利數量是三星和SK海力士這兩家韓國芯片製造商的兩三倍。美光表示，3D DRAM正在被討論作爲繼續擴展DRAM的下一步。爲了實現3D DRAM，整個行業都在積極研究，從製造設備的開發、先進的ALD、選擇性氣相沉積、選擇性蝕刻，再到架構的討論。根據Yole資料，美光提交了與三星電子不同的3D DRAM專利申請，其方法是在不放置Cell的情況下改變晶體管和電容器的形狀。除此之外，美國的Neo Semiconductor也推出了一種名爲3D X-DRAM的技術，旨在克服DRAM的容量限制。3D X-DRAM的單元陣列結構類似於3D NAND Flash，採用了FBC（無電容器浮體單元）技術，它可以通過添加層掩模形成垂直結構，從而實現高良率、低成本和顯著的密度提升。NEO 表示，單個3D X-AI芯片包含300層3D DRAM單元，容量爲128GB，以及一層包含8,000 個神經元的神經電路。據估計，每個芯片可支持高達 10 TB/s 的 AI 處理吞吐量，使用 12 個 3D X-AI 芯片與 HBM 封裝堆疊可實現 120 TB/s 的處理吞吐量，從而將性能提高 100 倍。而回到國內來看，也已經有廠商在這一方面有所佈局。包括長鑫存儲，長江存儲，也都被報道有相關佈局。北京君正也在這一方面有所佈局，其在投資者問答中表示，目前3D DRAM已在研發階段，爭取今年能向客戶提供樣品，具體進度取決於實際研發情況。其指出，3D DRAM 方案的核心技術難點在於堆疊工藝，尤其是如何將兩層、四層、六層乃至更高層次堆疊在一起。此外，設計公司還需要解決冗餘性、修復機制、ECC 校驗算法與主控芯片和算力芯片結合的問題，以及考慮到芯片尺寸較大帶來的散熱問題等工程要點。值得一提的是，今年3月，中國臺灣半導體研究中心宣佈與旺宏電子合作，成功開發出新型3D DRAM雛形及結構。據瞭解，這一新型3D DRAM以2顆氧化銦鎵鋅（IGZO）電晶體串聯而成，可將0與1的信號儲存在2顆電晶體之間；這種無電容的新型結構設計，讓內存尺寸變得更小，因而在進行3D堆疊時能更緊密，也消除電容造成讀寫速度慢及耗能高的缺點。這一3D DRAM的技術重點是透過旺宏電子的Bit-Cost Scalable專利製程技術，先將多層內存的電流通道做垂直堆疊，再利用一次性的蝕刻，將內存單元陣列製作出來，大幅減少3D堆疊內存的製程步驟，節省製作時間、降低成本。講到這裏，相信大家不難發現，相較於海外，國內的3D DRAM的需求正在迅速升溫。一方面，傳統HBM已經受限，而3D DRAM通過新一代鍵合技術，能夠在提供更高帶寬的同時，進一步優化功耗表現，而另一方面，全球的存儲廠商也普遍將3D DRAM視爲突破帶寬瓶頸的關鍵方向，不僅在大算力芯片領域，衆多大型互聯網公司也在積極佈局應用，開始嘗試在AI PC、手機終端、AIoT等新興場景導入。可以說，全球供應鏈格局和關稅政策的變化，正在爲國產DRAM打開更廣闊的替代空間。3D DRAM不僅有望作爲HBM的重要替代選項，更成爲國產廠商自主創新的一扇窗口。面對後HBM時代的競爭格局，國內DRAM企業正在通過技術推進，來探索下一代存儲器技術的發展路徑，力圖在全球存儲版圖中贏得新的主動權。半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4024期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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